Hazards bei Schaltnetzen und Schaltwerken

[HeyHey91]

Hallo liebe Elektronikfreunde,

ich beschäftige mich zur Zeit mit den guten alten Digital Bausteinen aller 74er...

Da ein bisschen Literatur nicht schaden kann, dachte ich, es wäre eine gute Gelegenheit etwas klüger zu werden und etwas zu lesen.



Im Bild sieht man ein kleines Schaltnetz das am Ausgang Y0 einen '1' Hazard von einer Verzögerungseinheit hat.



meien Frage:
Ich verstehe wie Signal 3 und 4 den Ausgang Y0 (Signal 5) beeinflussen.

Die Entstehung der Signale 3 und 4, sowie sie im Diagramm eingetragen sind, sind mir aber ein Rätsel, vor allem da ich laut Diagramm ja an jedem UND-Gatter eine '0' am Eingang habe.
Wie kann an Signal 4 eine '1' entstehen?


mein warscheinlich schräger Gedankengang:
Ein UND-Gatter erfordert logischerweise an beiden Eingängen eine 1.
Signal 1 liegt aber laut Diagramm die ganze Zeit auf '0', also dürfte ja eine '1' an keinem UND-Gatter entstehen, somit sind die Signale 4a, 4b und 3a immer auf "Low-Pegel".
Signal 3a müsste aber dennoch auf 1 liegen und somit sollte Ausgang Y0 immer auf '1' sein.

Das Diagramm zeigt mir aber etwas ganz anderes.

Dann habe ich mir gedacht, villeicht interpretiere ich das Signal 1 auch falsch und es ist gemeint, dass das Signal 1 immer auf "High-Pegel" liegt.
Falls das so wäre, schaltet ja das obere UND-Gatter eine Zeiteinheit nachdem Signal 2 auf '0' gefallen ist, auch auf '0' -> Signal 4a.
Das mittlere UND-Gatter würde dann aber zwei Zeiteinheiten nachdem Signal 2, auf '0' fällt, auf '1' umschalten -> Signal 4b.
Laut Signal 4 ist das aber ebenfalls falsch.


Ich wäre euch sehr dankbar, wenn ihr mir aufzeigt, wo ich meinen Gedankenfehler habe.

Liebe Grüße

HeyHey

[PICture]

Hallo!

Für mich ist es schon sehr "alte Geschichte" und habe viel damals gelerntes vergessen. In allgemeinem entsteht Hazard dann, wenn an min. 2 Eingängen eines Logikgatters Signale die Änderung des Ausgangs erfüllen zeitlich zueinander verschoben ankommen. Bitte um Verständnis, aber detailiert analysieren mit allen Eingängen, Ausgängen und Propagationszeiten mag ich aus Gesundheitgründen nicht mehr ._.

Auf die Schnelle geschätzter Hazardverursacher wäre der Inverter am X1.

[HeyHey91]

Aber wie können überhaupt an den Signalen 3 und 4, eine '1' entstehen?
Einer der UND-Eingänge liegt ja nach Diagramm immer auf '0'.

Was läuft denn da im inneren noch ab, das ich wohl nicht sehe oder nicht verstehe?

Viele Grüße

HeyHey

[PICture]

Was läuft denn da im inneren noch ab, das ich wohl nicht sehe oder nicht verstehe?

Sorry, aber ich auch nicht, weil ich nur über vollständig und eindeutig beschriftete Funktoren und Signalen diskutieren kann. Leider habe ich bisher nie innere logische Strukturen analysiert ._.

Es fehlen noch die Zeitdiagramme von roten Signalen 3a, 4a und 4b aus der ersten Grafik.

[HeyHey91]

die hab ich hinzugefuegt , um besser beschreiben zu koennen was ich denke.
sind im Orginal von der FH Kiel leider auch nicht dabei

bei google: fh kiel digitale schaltwerke

kapitel: 5.3 (dynamische hazards)



aus dem Buch, das ich mir gekauft habe (Grundlagen der Digitaltechnik), habe ich noch 2 ähnliche Fälle gefunden:

Fall1:




Laut KV-Diagramm habe ich:

y = a * c oder b * ~c

Da a = '1' gilt, hängt es ja nur von c ab.
Eine Zeiteinheit nachdem c = '0' ist, müsste die Zeile (a*c) auch auf '0' gehen, tut sie hier aber nicht.

Im Diagramm sieht es für mich aber eher nach a * ~c aus, wobei dann die Gatterlaufzeit von UND vernachlässigt worden wäre.




Fall2:

Schaltung:


synchron:


asynchron:


Laut Angabe ist Zn+1 = d * ~Zn oder ~e * Zn
beim roten Kreis wäre das ja auch erfüllt?

hängt das hier bei den asynchronen Wechseln mit den Laufzeiten zusammen?



Anscheinend übersehe ich immer das Entscheidende bei diesen Laufzeitdiagrammen

[PICture]

Dann würde ich dir empfehlen mit einfacheren digitalen Schaltungen und Beschreibungen z.B.: www.doe.carleton.ca/~shams/ELEC3500/hazards.pdf anzufangen.

Ich habe mir noch erinnert einen interessanten den Hazard nutzenden Monoflop ohne RC den ich vor zig Jahren oft verwendet habe. Eine positive Flanke am Eingang X generiert einen 3*tp langen negativen Impuls (ca.30 ns) am Ausgang Y, wobei tp ist ein Propagationszeit vom verwendeten NANDs. Hier noch eine Skizze der Schaltung:

       X     .---.
     >---+---| & |               Y
         |   |   |o-+-------------->
         | +-| G1|  |
         | | '---'  | .---.
         | |        +-| & |  Y1
         | |   Y2     |   |o-+
         | +------+---| G2|  |
         |        |   '---'  |
         |        | +--------+
         |        +-|--------+
         |          | .---.  |
         |          +-| & |  |
         |            |   |o-+
         +------------| G3|
                      '---'

(created by AACircuit v1.28.6 beta 04/19/05 www.tech-chat.de)

Und genaue Zeitdiagramme für diese Schaltung. Die Nummer der Pfeilen zeigen die Reihenfolge der enstandenen Flanken. So wird es auch immer von verursachender zu resultierender Flanke mit wachsender Zeit von links nach rechts analysiert bzw. beim Entwurf der Schaltung synthetisiert.

          ____________________
    X ___|\                   |_________
          1\                   \
      ______>         __________|_______
    Y       |________|          |
             \      >           |
             2> ____|___________|___
   Y1 _________|\   |           |   |___
                 \3 |4         5|  >6
      ____________> |           > /_____
   Y2             |/_____________|

                 >|  |< tp

(created by AACircuit v1.28.6 beta 04/19/05 www.tech-chat.de)

[Peter(TOO)]

Hallo HeyHey,

Hallo liebe Elektronikfreunde,

ich beschäftige mich zur Zeit mit den guten alten Digital Bausteinen aller 74er...

Da ein bisschen Literatur nicht schaden kann, dachte ich, es wäre eine gute Gelegenheit etwas klüger zu werden und etwas zu lesen.



Im Bild sieht man ein kleines Schaltnetz das am Ausgang Y0 einen '1' Hazard von einer Verzögerungseinheit hat.



meien Frage:
Ich verstehe wie Signal 3 und 4 den Ausgang Y0 (Signal 5) beeinflussen.

Die Entstehung der Signale 3 und 4, sowie sie im Diagramm eingetragen sind, sind mir aber ein Rätsel, vor allem da ich laut Diagramm ja an jedem UND-Gatter eine '0' am Eingang habe.
Wie kann an Signal 4 eine '1' entstehen?

Irgendwie bekomme ich deine Diagramme nicht zusammen.
Im Ersten hast du X0 ...X3 ça, 4b, 3a und Yo.Im andren aber 1 ... 5 ?

OK, ich verbinde jetzt im Schema mal X1 mit X2 und schaue mir 4b an.

Eingang = 0; an den Eingängen liegt also 10 an und der Ausgang ist = 0
Eingang = 1; es liegt 01 an, Ausgang wieder 0

Nun betrachten wir das mal dynamisch:
Mein Signal an X1 und X2 wechselt von 0 auf 1.
Der Ausgang des Inverters liefert eine 1.
X2 springt jetzt sofort von 0 auf 1.
Bis der Inverter aber am Ausgang auf 0 springt dauert es eine Weile (Gatterlaufzeit, steht im Datenblatt).
Am UND-Gatter liegen also 11 an und der Ausgang geht auch auf 1.

Ohne die Laufzeit liegt am UND-Gatter 01 oder 10 an, somit ist der Ausgang des UND-Gatters immer 0

Mit Laufzeit ist die Signalfolge aber 10, 11, 01 ....


MfG Peter(TOO)

[HeyHey91]

nein nein
Ich liebe "alte" Technik


ohne Laufzeit hab ich an 4b immer eine '0', seh ich genauso.

beim dynamischen Verhalten nimmst du also an, dass x2 sich auch ändert, obwohl im Diagramm ja x2 immer auf '0' festgesetzt ist.
dann komme ich nämlich genau auf das gleiche wie du.
Angenommen beide Gatter haben die gleiche Laufzeit. Dann liegt ja erst nach 2 Gatterlaufzeiten die Änderung am Ausgang des Inverters vor?

Grüße
HeyHey