Hallo Leute,
Ich hab grad ein ziemlich großes Problem. Wir müssen als Arbeit in der Schule einen Counter IC nachbauen, jetzt haben wir zum Testen, bzw. für Elemente ein JK-FF bauen sollen. Nun, die Programmierung an sich ist kein Problem, aber der Fehler der auftritt:
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Name: vhdl_error.jpg
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ID: 24605](https://www.roboternetz.de/community/attachment.php?s=01bf5455b02458fbd2c7c8a355dad7e0&attachmentid=24605&d=1361458207&thumb=1)
(Line 14 ist die mit dem Aufruf von FALLING_EDGE(clk) )
Auch der Lehrer meint, dass er keinen Fehler finden kann. Ich hab schon versucht eine neue *.vhd Datei zu erstellen, ein neues Projekt, speichern auf einem anderen Datenträger - trotzdem keine Besserung und immer der gleiche Fehler.
Das Programm:
Code:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY jk_ff IS
port( clk, j, k, rst : in bit;
q : buffer bit);
END jk_ff;
ARCHITECTURE flipflop OF jk_ff IS
BEGIN
PROCESS(clk,rst)
BEGIN
IF rst = '0' THEN q <= '0';
ELSIF FALLING_EDGE(clk) THEN
IF j='1' AND k='0' THEN q <= '1';
ELSIF j='0' AND k='1' THEN q <= '0';
ELSIF j='1' AND k='1' THEN q <= NOT q;
ELSIF j='0' AND k='0' THEN q <= q;
END IF;
END IF;
END PROCESS;
END flipflop;
Bei anderen Mitschülern funktioniert die Funktion FALLING_EDGE(xy) bzw. RISING_EDGE(xy) ohne Probleme.
Ich verwende Altera MAX+plus II in der Version 10.2
grüße
thomas
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