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Thema: VHDL - Fehlermeldung ohne Fehler?

Baum-Darstellung

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  1. #5
    Moderator Robotik Einstein Avatar von Kampi
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    Sodele,

    ich habe den Code mal durch mein WebPack gejagd und bei mir kommen keine Fehler.
    Es kommt nur noch eine Warnung das der Clock nicht sauber gelegt ist (dies wird normalerweise vom Synthesizer gemacht. Du kannst ihn aber auch anweisen die Regeln bzgl. Taktverlegung zu ignorieren. Dann warnt er dich nur noch).
    Synthese, Implementierung und Bitstream sind alle gemacht worden (aber nicht von mir getestet).
    Hab zwei kleine Änderungen vorgenommen.
    Zum einen

    IF RST = '0' THEN
    Q <= '0';

    in

    IF RST = '1' THEN
    Q <= '0';

    und zum anderen die "falling" Edge auf "rising" Edge geändert.
    Warum siehst du hier:

    http://stackoverflow.com/questions/7...e-1018-message

    Im Anhang hast du den ganzen Ordner mit .bin-File etc.
    Viel Spaß damit
    Angehängte Dateien Angehängte Dateien
    Schaut ruhig mal auf meiner Homepage vorbei :
    http://kampis-elektroecke.de

    Oder folge mir auf Google+:
    Daniel Kampert

    Es gibt 10 Arten von Menschen. Die einen können Binär, die anderen nicht.

    Gruß
    Daniel

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