hallo,
bei mir geht's so:

// TAKT
OSC.XOSCCTRL=0b01100011; // frange 2...9 MHz, XTAL-256CLK
OSC.PLLCTRL=0b11000100; // xtern Source, faktor 4
OSC.CTRL=0b00011000; // PLL_ENABLE, XOSC_ENABLE
while((OSC.STATUS & 0b00011000) != 0b00011000) {}
CLK.PSCTRL=0; // No division (@ all)
CCP=0xD8;
CLK.CTRL=0b00000100; // clk-source: PLL

mfg
Achim