PLL Synth. 1,6MHz bis 16 Mhz

[PICture]

Hallo!

@ dreadbrain

Ich habe mit dem Begriff "PLL performance simulation design" durch "google.de" sehr viele Artikel und Bücher (englisch) in PDF Format gefunden. Einen entsprechenden deutchen Begriff kenne ich leider nicht.

Für fertige Filter würde ich dieses Programm empfehlen:

http://focus.ti.com/docs/toolsw/fold...filterpro.html

MfG

[Besserwessi]

Beim PLL sollte man eventuell die Versorgungsspannung noch mal extra entkoppeln über eine Spule, so wie beim AD Wandler. Das gilt aber nicht nur auf dem Lochraster.
Beim Lochraster sollte man sehen, dass man den Loopfilter nicht zu hochohmig macht, damit man nicht so viel kapazitiv einkopplet. Ein kompakter Aufbau hilft da auch.

Eine gute Anleitung zum Loopfilter habe ich leider auch nicht mehr zur Hand. Das beste was ich wüßte wäre National Semiconductor Appl. Note 1001.

Ein DDS muß nicht unbedingt viel Jitter haben, das hat man vor allem wenn man es ohne Filter macht. Mit einem Rekonstrucktionsfilter und einem schnellen Komperator kann man auch sehr niedriege Jitterwerte erreichen. Nur kreigt man die DDS Chips fast nur als SMD.

[PICture]

DDS ist eigentlich für nichtrechteckige Ausgangssignale vorgesehen und für rechteckige hat keinen Sinn, weil es viel komplizirter ist.

Die einfachste Lösung um in bestimmten Bereich schritweise einstelbare Taktfrequenzen zu erzeugen, ist direkte Teilung einer genug hocher permanenter Frequenz.

MfG

[Besserwessi]

So kompliziert ist die DDS Lösung nicht: ein DDS Chip (z,B. AD9832), ein diskret aufgebauter Tiefpaßfilter und ein schneller Komperator. Das Problem ist mehr, das man den DDS chip eigentlich nur per µC vernünftig ansteuern kann. Die low Cost DDS Chips gehen auch kaum bis 16 MHz.

Die alternative mit PLL braucht auch den PLL Chip, den Variablen Teiler, einen Loopfilter, eine Referenzfrequenz (Quarz+Teiler) und dazu eine gute Abschirmung und saubere Spannungsversorgung wenn man nicht zu viele Störungen haben will.

Bei der Teilerlösung wird man 16 MHz auch kaum Direkt erzeugen können. Man kann aber z.B. ein Frequenz um 15 kHz durch teilen erzeugen, und dann per PLL mit festen Multiplicator (z.B. 1024) auf die 16 MHz zu kommen. Bei einer Zielfrequenz von etwa 15 kHz kann man mit einem Teiler schon eine hohe Frequenzauflösung erreichen, vor allem wenn man auch nicht ganzahlige Teiler benutzt.

[PICture]

Der Bereich 1,6 bis 16 MHz ist bei jeder Lösung (PLL bzw. DDS) sowieso schwer realisierbar, weil die nächste Frequenz nur um ca. 4 kHz von 16 MHz entfernt ist, was nur 0,025 % bedeutet. Das ist, glaube ich, das Hauptproblem sowohl für PLL als auch für DDS.

Mann könnte noch über FLL nachdenken, was ziemlich einfach, aber leider auch ziemlich langsam ist.

MfG

[Besserwessi]

Bei einer DDS Lösung sind die 0,025% Frequenzauflösung kein Problem. Normal sind da etwa eher was um 24 Bit an Auflösung. Also etwa 1 Hz bei 16 MHz. Sogar per software DDS (z.B. dsPIC oder AVR) kreigt man noch bis 500 kHz 22 Bits Auflösung für die Frequenz. Zusammen mit einem PLL (x32) wäre das durchaus ein Möglichkeit auch Frequenzen von 1,6 ... 16 MHz zu erzeugen.

[PICture]

Dann müsste man lieber die reine PLL Lösung ausbauen, da ich nicht glaube, dass es mit einfachem RC-VCO vom 4046 (laut Datenblatt 0,15 % / K = 24 kHz / K bei 16 MHz) möglich ist nötige Frequenzstabilität für PLL zu gewährleisten.

Deswegen wird das PLL beim 4096 Hz Schritt, sogar mit optimalem Loop Filter, bei höheren Frequenzen nicht stabil arbeiten und oft nach kurzer Zeit ausrasten (siehe ersten Beitrag).

Ohne genauen Angaben von festgelegten Ausgangsparameter ist die Wahl einer optimaler Lösung nicht möglich und nur Frequenzbereich und Schritt reichen dafür nicht aus.

Praktisch brauchen RAM Bausteine keinen frequenzstabilen Takt und wird dafür wahrscheinlich sogar schon erwähnte einfache FLL (Frequency Locked Loop) Schaltung ausreichend.

MfG

[Besserwessi]

Auch ein VCO auf RC Basis kann kurzzeitig ziehmlich stabil sein, wenn man für eine Abschrimung sorgt. So hoch sind die Anforderungen ja auch nicht. Zumindest wenn es nur darum geht ein Ausrasten zu verhindern. Ein Metallgehäuse ist da vermutlich wichtiger als ein komplizierter Filter. Die Temperaturstabilität ist überhaupt nicht wesenlich, denn so schnell ändert sich die Temperatur nicht, dass der PLL dem nicht folgen kann.

[dreadbrain]

Hallo,

zu Not könnte man auch den Freuqenzbereich halbieren oder vierteln.
Also nur noch von 8 bis 16Mhz.
Die obere Frequenz und die Stufung von 4kHz ist nötig

Wenn ich mal zusammenfasse:

1. Es ist fasch unmöglich meine Ursprüngliche Forderung mit nur einem PLL zu erfüllen.

2.Mehrere Möglichkeiten werden vorgeschlagen:
a. 2 PLL´s hintereinander ( kann mir das jemand erklären, da ich nicht verstehe was das bringen soll)
b. DDS-Chip ( problematisch, da etwas schwer zu beschaffen)
c. Software-DDS im Atmel und PLL dahinter ( hört sich interessant an, da dann sogar eine einfache Möglich keit der Modulation möglich wäre.
Wobei dann natürlich die PLL relativ schnell sein müsste, um der Modulation zu folgen? Ist dies realistisch?)

d. FLL (Hat jemand eine Schaltskizze oder eine besserer Erklärung parat?)

Die Geschwindigkeit der Regelung ( beim Umschalten zwischen zwei Frequenzen, ) kann ruhig eine viertel Sekunde dauern.
Ziel dieses Aufbaus ist es Datenblöcke von 4096Byte oder mehr wiederholt aus einem SRAM in variabler Geschwindigkeit auszulesen.

Welche Möglich keit wäre aus eurer Sicht die beste.


mfg Benedikt

[PICture]

Hallo!

@ dreadbrain

Ein FLL System missst ständig die Frequenz des VCOs und vergleicht sie mit dem Sollwert. Beim Über- bzw. Unterschreiten den vorgegebenen Grenzen korriegiert durch DAC/PWM entsprechend die Steuerspannung für VCO (siehe Code).

MfG

     .--------.
     |        |
     |Tastatur|
     |        |
     '--------'
         | Frequenz mit Toleranzgrenzen
         V
     .--------.
     |        |
     |   µC   |<-----+-----> Ausgangsfrequenz
     |        |      |
     '--------'      |
         |PWM        |
         V           |
     .--------.  .-------.
     |        |  |       |
     |Tiefpass|->|  VCO  |
     |        |  |       |
     '--------'  '-------'