Dann müsste man lieber die reine PLL Lösung ausbauen, da ich nicht glaube, dass es mit einfachem RC-VCO vom 4046 (laut Datenblatt 0,15 % / K = 24 kHz / K bei 16 MHz) möglich ist nötige Frequenzstabilität für PLL zu gewährleisten.

Deswegen wird das PLL beim 4096 Hz Schritt, sogar mit optimalem Loop Filter, bei höheren Frequenzen nicht stabil arbeiten und oft nach kurzer Zeit ausrasten (siehe ersten Beitrag).

Ohne genauen Angaben von festgelegten Ausgangsparameter ist die Wahl einer optimaler Lösung nicht möglich und nur Frequenzbereich und Schritt reichen dafür nicht aus.

Praktisch brauchen RAM Bausteine keinen frequenzstabilen Takt und wird dafür wahrscheinlich sogar schon erwähnte einfache FLL (Frequency Locked Loop) Schaltung ausreichend.

MfG