Nabend,

nachdem sich der Fehler von gestern auf einfache aber irgendwie dämliche Weise, nämlich den Projektdateiordner aufräumen, entfernen lies, hab ich jetzt ein anderes Problem. Um sicher gehen zu können, dass es hinterher keine Probleme mit Latenzen gibt, wollte ich eine Post-Fit Timing Simulation durchführen. Dabei tritt folgender Fehler auf:

Code:
ERROR:Simulator:29 - at 0 ns : in tbTimeSimDummyFree(testbench_arch), file
   C:/Dokumente und Einstellungen/Gerti/Eigene Dateien/CPLD
   Projekte/logicAnalysator/tbTimeSim.vhd: Default port map for entity
   logicAnalysator to component logicAnalysator connects OUT mode local port
   addressOut of the component to INOUT mode port of the entity.
Was bedeutet das? Also dieser addressOut ist sowohl in der logicAnalysator.vhd als out definiert, als auch in der Testbench-Datei tbTimeSim.vhd. Wo genau liegt da der Fehler, der auch nur beim der TimeSim auftritt.

mfg TheScientist