Abtast-Rate und Auflösung beim ATMega8-ADC

[radbruch]

Hallo

Hoffe ich konnt dir weiterhelfen.

Vielleicht schon, danke für die Mühe.

Ich bin bei den avrfreaks auf die Design-Notes #021 gestossen. Und das verwirrt mich jetzt total. Die Sampeln in ihrem Beispiel mit einem 8MHz-ATMega mit 500kHz gleichzeitig 5 (oder 4?) ADC-Kanäle mit ISR. Ich habe keine Ahnung, wie das funktionieren soll.

Unter "Conversion Resolution/Speed" steht da:

If a fast sampling rate is required, it could be necessary to use only 8-bit resolution or
less, and if full 10-bit resolution is desired, “slower” sampling could be enforced (the
example below also relates to this question).

und beim Beispiel ("Example Using the ADC") heißt es dazu:

An ADC clock at 500 kHz violates the limit in ADC clocking for full 10 bit resolution (ADC
clock 200 kHz for 10-bit resolution). Considering the table regarding “ADC characteristics”
section “Analog to Digital Converter” in the data sheet, the absolute accuracy would
probably be 2 - 3 LSB. This means that the ADC can be considered to be a 9-bit ADC
since the LSB is not reliable.

Bedeutet das nun, dass bei Tastraten über 200kHz die Zeit nicht ausreicht, um 10 Bit sauber zu wandeln? Und dass man dann damit rechnen muss, dass die unteren LSBs Schrott sind, aber die MSBs trotzdem stimmen?

Das würde mir nämlich dann schon reichen, mehr als 4 Bit will ich gar nicht auflösen. Wenn ich dafür den Takt hochschrauben kann, ist das ok.

Gruß

mic