Na, das ist ja gut, dass bisher noch nichts so recht dagegen spricht!

Wenn ich es richtig verstehe, willst du eine Art asynchrone Übertragung herstellen, bei dem der Slave den eigenen Takt erzeugt, und nicht den externen vom Master, zum takten des Schieberegisters ?
Schon. Nur, dass es nicht so recht asynchron ist, da ja Master wie auch Slave exakt den gleichen Takt haben (eben ueber CLKO/CLKI; die Uebertragungsstrecke fuehrt ja nur zu einem festen berechenbaren minimalen Offset und nicht gleich zu einer Asynchronitaet wie es bei zwei Quarzen der Fall waere). Der Master muss also nur Bescheid geben, wann er gerne was vom Slave haben moechte - da es viele Slaves gibt, kann das ja ueber einen Slave Select Pin funktionieren.
Master wie auch Slave schieben dann einfach wie wild drauf los und komminizieren nicht mehr ueber Stoppbit sondern konzentrieren sich auf den eigenen 4-Bit-Counter Overflow Interrupt.

Jetzt musst Du nur noch sicherstellen, das die Clockleitung in diesen Fällen auch nicht mit dem USI verbunden ist, und da irgendwas durcheinanderbringt.
Das versteh ich nicht. Hatten wir nicht gerade ueber die Wegrationalisierung der USCK-Leitung gesprochen? Wird nicht verbunden, der Pin ist aber durch die externe Counterquelle belegt.