Hab davon jetzt nur begrenz Ahnung, hätte aber vermutet, das der RAM Zugriff auf externes RAM sich auf mehrere Taktzyklen erstreckt...

Ja, dauert 2 Tackte beim internen SRAM mit der Fußnote:
Cycle times for Data memory accesses assume internal memory accesses, and are not valid for accesses via the external
RAM interface. For LD, ST, LDS, STS, PUSH, POP, add one cycle plus one cycle for each wait state.
Aber denkste, falsch gedacht:
Im AVR-Datenblatt findet man dann noch einen anderen Wert unter:
Electrical Characteristics - External Data Memory Timing
Read Low to Data Valid - 1.0tCLCL-50 in ns
mit in diesem Fall tCLCL= 1/16MHz macht 62,5-50 = 12,5ns

Dieser Wert representiert aber meines wissens nicht die oben genannten 20, 60 oder 80ns. Diese Zeiten beziehen sich nach meinem bisherigen Verständnis auf zwei aufeinanderfolgende Abfragen (kompletter Cyklus) und der ist ja durch mindestens 2Takte a 62,5ns mit 125ns gegeben (wenn man sich immer nur für das selbe Byte interessiert).

Man kann aber augenscheinlich auch Wait-States deklarieren, damit ggf zu lansames RAM angesprochen werden kann. Wenn Du also Bausteine hast, setze die wait-states, Programmiere, Teste und wenns Funktioniert fesuch es mit weniger oder ohne waitstates.