Xilinx CPLD Problem

[MAC_G]

Hallo zusammen,

ich habe folgendes Problem: Ich möchte mein Programm um zwei I/O's erweitern. Habe dies im Programm auch schon gemacht, (verilog module) doch beim XILINX Pace, sind in der Object list leider weiter nur die alten 6 I/O's vor handen und die neuen sind nicht vorhanden.

Vielleicht kann mir ja jemand helfen.

Im voraus schon vielen Dank.

MAC_G

[MAC_G]

O.K. den Output habe ich jetzt hinbekommen. Es reicht nicht nur den Output zudefinieren. Man muss auch einen assign schreiben und evt. ein oder mehrere reg und diese im Programm verwenden. Dann fügt der Project Navigator den Output pin im Xilinx PACE automatisch hinzu.

Leider hat diese Vorgehensweise beim Input bis jetzt noch nicht geklappt. Falls jemand einen Tipp hat, ich würde mich über jeden kleinen Hinweis sehr freuen.

Gruß MAC_G